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Logic Synthesis and SOC Prototyping - RTL Design using VHDL

Edition en anglais

Vaibbhav Taraate

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Vaibbhav Taraate - Logic Synthesis and SOC Prototyping - RTL Design using VHDL.
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Caractéristiques

  • Date de parution
    30/01/2021
  • Editeur
    Springer
  • ISBN
    978-981-15-1316-9
  • EAN
    9789811513169
  • Présentation
    Broché
  • Poids
    0.474 Kg
  • Dimensions
    15,5 cm × 23,5 cm × 1,4 cm

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